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技術(shù)專題
發(fā)現(xiàn)高速PCB設(shè)計中的DDR4阻抗違規(guī)
如果沒有正確的設(shè)計和分析工具集，高速接口可能難以布局和布線。以太網(wǎng)，USB，DDR，MIPI等協(xié)議需要在PCB布局中進(jìn)行精確的單端和差分阻抗控制。反過來，這需要設(shè)計一個堆棧，用于具有定義的走線幾何形狀和返回路徑的受控阻抗路由。難怪有些設(shè)計師很難開始高速布局和布線。
一旦完成布局和布線，就會出現(xiàn)布線是否正確的問題。在線DRC無疑可以幫助您不受設(shè)計約束，并防止可能會損害阻抗，產(chǎn)生過多串?dāng)_和引起EMI敏感性的布線錯誤。當(dāng)您確實遇到阻抗變化之類的問題時，如果沒有正確的場求解器，可能很難發(fā)現(xiàn)和糾正。
這些工具的綜合功能使設(shè)計人員可以直接從PCB布局?jǐn)?shù)據(jù)訪問多個集成的現(xiàn)場求解器，以運行信號完整性，電源完整性和EMI分析。讓我們看看如何使用這些工具識別DDR4阻抗變化以及什么會導(dǎo)致這些阻抗變化。
我們使用SIwave中的混合求解器在電路板的DDR4部分中發(fā)現(xiàn)了EMI問題，這與電路板中的電源層阻抗有關(guān)，特別是PLL_1V8網(wǎng)絡(luò)（第6層）。除了運行DRC之外，在簽核之前還應(yīng)在布局中檢查其他重要的信號完整性指標(biāo)。一些例子是：
任何阻抗控制網(wǎng)絡(luò)上的阻抗變化
高速信號的返回路徑
高速網(wǎng)絡(luò)之間的串?dāng)_
關(guān)鍵網(wǎng)絡(luò)上的S，Y和Z參數(shù)提取
關(guān)鍵網(wǎng)絡(luò)上的寄生提取
在布局階段，很難發(fā)現(xiàn)特定網(wǎng)絡(luò)上的阻抗變化。盡管您可以為特定的網(wǎng)絡(luò)類別定義阻抗配置文件，并可以在Altium Designer中輕松控制阻抗來布線走線，但是在布局中工作時，走線上的信號所看到的阻抗可能會發(fā)生變化。修改平面和銅澆注區(qū)域的形狀后，您可以做出布局決定，以修改關(guān)鍵網(wǎng)絡(luò)上的阻抗。同樣，在完成復(fù)雜電路板的布局時，設(shè)計人員有可能在關(guān)鍵信號的返回路徑中放置不連續(xù)點。因此，除了Altium Designer內(nèi)置的DRC引擎外，還必須使用一些驗證工具。
DDR4阻抗目標(biāo)
Mini PC板包含兩個板載8 GB
DDR4 DRAM芯片，它們以1866 MHz運行，并且FPGA和DDR4芯片之間的路由需要阻抗控制。對于該板中使用的Micron
MT40A512M16LY-107E DRAM模塊，可選的片上端接允許34/40/48 Ohm單端阻抗或85/90/95 Ohm差分阻抗（也提供其他值）。
在對Mini PC板進(jìn)行初步調(diào)查后，我們可以看到一些DDR4網(wǎng)絡(luò)（字節(jié)通道1，第7層中的對稱帶狀線）在PLL_1V8電源層和GND層（第6層）之間的分界線下方交叉。這些網(wǎng)絡(luò)的下半部分以VDD_DDR平面（第8層）為參考，該平面為DDR4模塊供電并與接地平面（第9層）相鄰。字節(jié)通道1中的特定網(wǎng)絡(luò)如下圖1所示。
在這里，我們看到兩個網(wǎng)絡(luò)在PLL_1V8平面和GND的分叉處相交，其中一個是DDR4_DM1（DDR4字節(jié)1的一部分）。與USB_D10網(wǎng)絡(luò)相比，DDR4_DM1具有非常長的部分，該部分在PLL_1V8與GND之間的分支之間通過。DDR4_DM1在兩個平面之間交叉的部分非常長，走線的此部分的阻抗可能與所需的阻抗明顯不同。
在這里， Altium Designer中的Simberian場求解器表明，這些帶狀線跡線的單端阻抗設(shè)計為 ?42歐姆（0.15毫米寬，Dk =
3.6，第6層和第8層之間為0.24毫米）。該設(shè)計假定帶狀線上方和下方的平面是均勻的，這將在此幾何形狀中提供所需的阻抗。由于平面之間的間隙，帶狀線看起來是不對稱的，因此人們希望在此部分看到更高的阻抗。
阻抗掃描儀的現(xiàn)場求解器結(jié)果如圖2所示。該圖顯示了路由到板載DDR4模塊的每個網(wǎng)絡(luò)的特征阻抗。插圖面板顯示了DDR4_DM1網(wǎng)絡(luò)的放大視圖。使用熱圖在視覺上顯示了阻抗，從而可以識別跡線特定部分的阻抗，并將其與上面定義的DDR4阻抗目標(biāo)進(jìn)行比較。
由于返回電流被感應(yīng)到?jīng)]有相鄰接地平面的PLL_1V8電源板中，因此該板上的疊層已經(jīng)給高速信號創(chuàng)建一致的返回路徑帶來了困難。就分布式電路模型而言，這會減少帶狀線裝置的每單位長度電容，從而在仿真結(jié)果中產(chǎn)生更大的阻抗。另外，路由已經(jīng)很密集，并且需要保持這些網(wǎng)絡(luò)之間的間距以減少串?dāng)_。
布局中針對這些問題的可能解決方案包括：
更改層堆疊，以使這些DDR網(wǎng)絡(luò)參考第6層上的連續(xù)接地層。
嘗試修改PLL_1V8平面底部邊緣附近的布線，以使DDR4_DM1位于PLL_1V8下方。
修改PLL_1V8平面的跨度，使其與DDR4_DM1重疊。
最好的解決方案是與第2點和第3點相結(jié)合的，它與上一篇博客文章中的建議不沖突。一種選擇是重新加工圖3中所示的長度調(diào)整部分，以便為DDR4_DM1騰出空間。