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順序電路和組合電路的區(qū)別
順序電路和組合電路的區(qū)別
數(shù)字邏輯電路大致分為組合邏輯電路和時(shí)序邏輯電路。組合電路執(zhí)行不需要內(nèi)存來存儲(chǔ)數(shù)據(jù)的任務(wù)——它們的操作與時(shí)間無關(guān)。任何時(shí)刻的輸出都由當(dāng)前的輸入決定。組合邏輯的分析非常簡(jiǎn)單：它涉及真值表、邏輯表達(dá)式的評(píng)估，最后是電路圖。
而時(shí)序邏輯電路同時(shí)具有存儲(chǔ)元件和組合邏輯電路。它們的操作取決于時(shí)間。系統(tǒng)的行為由輸入、輸出和內(nèi)存狀態(tài)決定。時(shí)序電路分析涉及的步驟包括狀態(tài)表、狀態(tài)圖、觸發(fā)器方程的評(píng)估以及最后的電路圖。
組合邏輯電路
這些系統(tǒng)在任何時(shí)刻的輸出都完全取決于其輸入的當(dāng)前狀態(tài)。這些電路獨(dú)立于輸入的歷史，因此不需要存儲(chǔ)元件（通常是觸發(fā)器）。此外，它們的輸出獨(dú)立于先前的輸出。
組合電路執(zhí)行特定操作，完全由真值表或邏輯表達(dá)式（布爾表達(dá)式）或邏輯電路確定。這些是數(shù)字系統(tǒng)的簡(jiǎn)單構(gòu)建塊，采用基本邏輯門（AND、NAND、OR、NOR）。
下面是一個(gè)半加器電路。它是一個(gè)基本的組合電路。沒有反饋路徑，也沒有記憶元件。
下面是系統(tǒng)的框圖。根據(jù)要執(zhí)行的操作，它可以有任意數(shù)量的輸入和輸出。從框圖可以得出以下幾點(diǎn)。
輸出函數(shù)可以數(shù)學(xué)表示如下。
在哪里，
Y 1 , Y 2 …Y m是輸出函數(shù)。
X 1 , X 2 …X m是輸入函數(shù)。
框圖顯示了一組輸入和輸出。這些輸入由無記憶邏輯網(wǎng)絡(luò)處理。
只要輸入存在，輸出就存在。
電路的速度取決于各個(gè)門的傳播延遲。兩個(gè)門之間存在固有延遲。
狀態(tài)轉(zhuǎn)換不需要時(shí)鐘。
沒有反饋路徑。
它們沒有時(shí)序電路復(fù)雜。
設(shè)計(jì)過程
陳述問題
識(shí)別輸入和輸出并確定所需的輸入和輸出數(shù)量
為每個(gè)輸入和輸出分配一個(gè)唯一變量
制定真值表
借助布爾代數(shù)/K-map 簡(jiǎn)化 SOP/POS 表達(dá)式
在邏輯門的幫助下實(shí)現(xiàn)每個(gè)表達(dá)式
示例：設(shè)計(jì)一個(gè) 2 位全加器電路
第一步：設(shè)計(jì)一個(gè)全加器。全加器電路一次加兩位。這兩位被添加到前一個(gè)有效位置的進(jìn)位。
第 2 步：希望設(shè)計(jì)一個(gè) 2 位全加器。這個(gè)全加器電路也必須能夠添加進(jìn)位輸入。因此，有三個(gè)輸入和兩個(gè)輸出。第一個(gè)輸出是總和，另一個(gè)是“執(zhí)行”。
兩個(gè)輸入名為 A 和 B。
還有第三個(gè)輸入進(jìn)位輸入 (C in )。有兩個(gè)輸出總和 (S) 和執(zhí)行 (C out )。
第四步：真值表如下。
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一個(gè) |
乙 |
中_ |
總和 (S) |
進(jìn)位（C出） |
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0 |
0 |
0 |
0 |
0 |
|
0 |
0 |
1 |
1 |
0 |
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0 |
1 |
0 |
1 |
0 |
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0 |
1 |
1 |
0 |
1 |
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1 |
0 |
0 |
1 |
0 |
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1 |
0 |
1 |
0 |
1 |
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1 |
1 |
0 |
0 |
1 |
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1 |
1 |
1 |
1 |
1 |
第 5 步：在真值表的幫助下生成 K-map。借助 K-map 得到簡(jiǎn)化的全加器方程。
第 6 步：
順序邏輯電路
顧名思義，這些是順序電路。這些系統(tǒng)的輸出在任何時(shí)刻都取決于輸入的當(dāng)前狀態(tài)以及系統(tǒng)的先前輸入。由于它們依賴于系統(tǒng)的先前狀態(tài)，因此至少有一個(gè)內(nèi)存元件（觸發(fā)器）可以在其中存儲(chǔ)二進(jìn)制信息。時(shí)序電路的狀態(tài)是在給定時(shí)間存儲(chǔ)在存儲(chǔ)器中的信息。它們的輸出是當(dāng)前輸入和存儲(chǔ)元件當(dāng)前狀態(tài)的函數(shù)。要構(gòu)建時(shí)序電路，必須有一個(gè)存儲(chǔ)單元，它有助于保留信息。存儲(chǔ)的信息是輸出的歷史記錄，可以在需要時(shí)調(diào)用。人字拖是存儲(chǔ)的基本構(gòu)建塊。有許多具有不同特性的不同觸發(fā)器。
有兩種不同類型的時(shí)序電路，同步（所有存儲(chǔ)元件都有時(shí)鐘）和異步（那些不使用時(shí)鐘進(jìn)行操作的時(shí)序電路）。大多數(shù)數(shù)字系統(tǒng)都基于同步電路，因?yàn)闀r(shí)鐘電路的設(shè)計(jì)和操作比非時(shí)鐘時(shí)序電路相對(duì)容易。
下面是時(shí)序電路的一個(gè)簡(jiǎn)單示例。輸入和輸出之間存在反饋路徑。
框圖
該框圖顯示了相同的組合邏輯電路塊以及存儲(chǔ)元件。很明顯，記憶在確定任何給定輸入的輸出方面也發(fā)揮著作用。
下一個(gè)狀態(tài)方程是輸入和當(dāng)前狀態(tài)的函數(shù)，給出為。
輸出是輸入和當(dāng)前狀態(tài)的函數(shù)。
在某些情況下，輸出只是當(dāng)前狀態(tài)的函數(shù)。在這種情況下，
在這兩種情況下，輸出都與當(dāng)前狀態(tài)相關(guān)聯(lián)。
從框圖可以得出以下幾點(diǎn)：
有一組輸入 (X 1 , X 2 …X n ) 和一組輸出 (Y 1 , Y 2 …Y n )。輸入由組合電路處理并存儲(chǔ)在存儲(chǔ)元件中。
輸出是對(duì)輸入的反饋，并且與當(dāng)前輸入一起參與下一個(gè)狀態(tài)輸出。
電路的狀態(tài)是指存儲(chǔ)在存儲(chǔ)元件中的數(shù)據(jù)。
時(shí)序電路中使用的存儲(chǔ)元件稱為觸發(fā)器。觸發(fā)器是一種能夠存儲(chǔ) 1 或 0 的二進(jìn)制存儲(chǔ)器（它只存儲(chǔ)一位）。
觸發(fā)器從組合電路以及以固定時(shí)間間隔出現(xiàn)的脈沖形式的時(shí)鐘信號(hào)（時(shí)鐘用于同步時(shí)序電路）接收輸入。
這些電路設(shè)計(jì)復(fù)雜，操作困難。
設(shè)計(jì)過程
涉及以下步驟：
理解給定的任務(wù)，通常是對(duì)電路行為的口頭描述
繪制基本框圖
從步驟 1 和步驟 2 中獲得的信息中獲取狀態(tài)表或狀態(tài)圖。
將二進(jìn)制代碼分配給狀態(tài)。為每個(gè)州分配一個(gè)唯一的代碼（如 00、01、10.. 等）
選擇觸發(fā)器的類型。從狀態(tài)，該表導(dǎo)出觸發(fā)器輸入和輸出方程。方程應(yīng)簡(jiǎn)化。
畫出電路
示例：設(shè)計(jì)一個(gè)全加器電路
第一步：設(shè)計(jì)一個(gè)全加器電路。它能夠添加兩個(gè)無符號(hào)數(shù) A 和 B。輸出 S 也取決于輸入和狀態(tài)。
步驟 2：有兩種可能的狀態(tài)。S O和 S 1。
第 3 步：
|
一個(gè) |
乙 |
當(dāng)前狀態(tài) (Y) |
下一個(gè)狀態(tài) (y) |
總和 (S) |
D觸發(fā)器 |
|
0 |
0 |
0 |
0 |
0 |
0 |
|
0 |
0 |
1 |
0 |
1 |
0 |
|
0 |
1 |
0 |
0 |
1 |
0 |
|
0 |
1 |
1 |
1 |
0 |
1 |
|
1 |
0 |
0 |
0 |
1 |
0 |
|
1 |
0 |
1 |
1 |
0 |
1 |
|
1 |
1 |
0 |
1 |
0 |
1 |
|
1 |
1 |
1 |
1 |
1 |
1 |
第4步：
S O當(dāng)當(dāng)前狀態(tài) = 0
當(dāng)前狀態(tài) = 1 時(shí)的S 1
第 5 步：?jiǎn)蝹€(gè)觸發(fā)器可以代表兩種狀態(tài)。對(duì)于時(shí)序電路的實(shí)現(xiàn)，讓我們考慮一個(gè) D 觸發(fā)器。進(jìn)位是 D 觸發(fā)器的輸入。它存儲(chǔ)在這個(gè)觸發(fā)器的下一個(gè)階段。
第 6 步：
順序電路和組合電路的區(qū)別
組合電路
在任何時(shí)刻，輸出僅取決于輸入的當(dāng)前狀態(tài)。時(shí)間不是一個(gè)重要的參數(shù)。輸出僅取決于輸入。不需要內(nèi)存（觸發(fā)器）。在基本邏輯門的幫助下易于設(shè)計(jì)和實(shí)現(xiàn)。沒有反饋。由于硬件，它們更容易實(shí)現(xiàn)但成本很高。它們的實(shí)現(xiàn)需要更多的硬件。它們速度更快，因?yàn)橥瑫r(shí)應(yīng)用了所有輸入。
順序電路
在任何時(shí)刻，輸出都是由輸入和先前的輸出決定的。時(shí)間是一個(gè)重要參數(shù)。對(duì)于不同電路元件的定時(shí)和同步，時(shí)鐘信號(hào)是必要的。需要內(nèi)存來存儲(chǔ)系統(tǒng)的先前狀態(tài)。這些系統(tǒng)的設(shè)計(jì)需要基本的邏輯門和觸發(fā)器。反饋路徑中至少有一個(gè)存儲(chǔ)元件。它們難以實(shí)現(xiàn)，但成本低于時(shí)序電路。由于輔助輸入，它們速度較慢。因此，輸入之間存在延遲。并且輸出由時(shí)鐘信號(hào)選通。
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組合邏輯電路 |
順序邏輯電路 |
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定義 |
在任何時(shí)刻，輸出僅取決于輸入的當(dāng)前狀態(tài)。 |
在任何時(shí)刻，輸出都是由輸入和先前的輸出決定的。 |
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時(shí)間依賴性 |
時(shí)間不是一個(gè)重要的參數(shù)。 |
時(shí)間是一個(gè)重要參數(shù)。對(duì)于不同電路元件的定時(shí)和同步，時(shí)鐘信號(hào)是必要的。 |
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記憶 |
輸出僅取決于輸入。不需要記憶。 |
需要內(nèi)存來存儲(chǔ)系統(tǒng)的先前狀態(tài)。 |
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設(shè)計(jì) |
在基本邏輯門的幫助下易于設(shè)計(jì)和實(shí)現(xiàn)。 |
這些系統(tǒng)的設(shè)計(jì)需要基本的邏輯門和觸發(fā)器。 |
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反饋 |
沒有反饋。 |
反饋路徑中至少有一個(gè)存儲(chǔ)元件。 |
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硬件和成本 |
由于硬件，它們更容易實(shí)現(xiàn)但成本很高。它們的實(shí)現(xiàn)需要更多的硬件。 |
它們難以實(shí)現(xiàn)，但成本低于時(shí)序電路。 |
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速度 |
它們速度更快，因?yàn)橥瑫r(shí)應(yīng)用了所有輸入。 |
由于輔助輸入，它們速度較慢。因此，輸入之間存在延遲。并且輸出由時(shí)鐘信號(hào)選通。 |